IC 工艺尺寸的缩减是推升芯片性能的传统方法，它是在更低的工艺尺寸上实现相同的芯片功能，然后将功能模块封装到单片式的芯片中。但是，如前所述，先进工艺节点上的芯片设计成本对很多公司都越来越无法承受，而且每一代提供的性能和功耗优势在不断缩小。
“从经济性的角度来看，现在还剩下多少公司可以负担得起先进工艺的价格？这样的公司越来越少了。”联华电子业务管理副总裁 Walter Ng 说。“当然，在性能要求非常非常高的市场上总会有对先进工艺的需求。但是在整个半导体供应链中，先锋队和其它公司的鸿沟正在逐渐形成。头部公司需要 7 纳米、5 纳米，有朝一日甚至还需要 3 纳米，但是，其它所有公司都放慢了追逐先进工艺的脚步。”
所以，虽然更先进的工艺仍然是催生新设计的强大手段，但是越来越多的公司却转向了先进封装的性能提升路线。其中，小芯片（Chiplets）是异构集成的另一种形式。
由于以下若干原因，通过先进封装提升芯片性能正变得越来越可行。比如，在芯片面积至关重要的应用（特别是 AI 应用）中，芯片的速度取决于高度冗余的处理元件和加速器阵列，而新工艺能提供的大好处体现在体系架构的改变和软硬件协同设计上。对于一个信号而言，从一颗大芯片一端传输到另一端所需的时间，要比使用高速接口垂直传输到另一个裸片上花费的时间更长。
正是基于这种原理，封装公司和代工厂正在改善器件之间的链接性能，并提高封装本身的密度，以进一步提高封装芯片的速度。
在这方面，台积电通过将小芯片嵌入在前端（FEOL）实现了性能提升。它还计划在 SoIC 中使用先进的混合键合技术。
